本公開實(shí)施例涉及半導(dǎo)體，特別涉及一種半導(dǎo)體結(jié)構(gòu)。
背景技術(shù)：
1、為節(jié)省芯片面積，包含存儲(chǔ)器單元陣列的存儲(chǔ)器芯片和具有包含感測(cè)放大器及字線驅(qū)動(dòng)器的邏輯電路的邏輯芯片分別被制造在兩個(gè)不同的晶片上，采用直接混合鍵合工藝(hybrid?bonding)將兩個(gè)不同的晶片進(jìn)行混合接合。根據(jù)此方法，存儲(chǔ)器單元陣列和邏輯電路可通過單獨(dú)工藝制造。
2、然而，邏輯芯片中感測(cè)放大器和字線驅(qū)動(dòng)器的布局有待優(yōu)化，以更好的與存儲(chǔ)器芯片中的存儲(chǔ)器單元陣列建立電連接關(guān)系。
技術(shù)實(shí)現(xiàn)思路
1、本公開實(shí)施例提供一種半導(dǎo)體結(jié)構(gòu)，至少有利于提高第二芯片中字線驅(qū)動(dòng)版塊的布局多樣性，以降低第一芯片中的布線難度。
2、根據(jù)本公開一些實(shí)施例，本公開實(shí)施例一方面提供一種半導(dǎo)體結(jié)構(gòu)，包括：相互鍵合的第一芯片和第二芯片；所述第一芯片包括陣列排布的多個(gè)存儲(chǔ)陣列；所述第二芯片包括與所述存儲(chǔ)陣列對(duì)應(yīng)的多個(gè)邏輯版塊，每一所述邏輯版塊包括至少一對(duì)字線驅(qū)動(dòng)版塊和外圍電路版塊，所述一對(duì)字線驅(qū)動(dòng)版塊包括間隔設(shè)置的兩個(gè)字線驅(qū)動(dòng)版塊，所述外圍電路版塊中的每一部分位于相鄰所述字線驅(qū)動(dòng)版塊之間；或者，每一所述邏輯版塊包括：在所述第一芯片上的正投影為h形的字線驅(qū)動(dòng)版塊，所述字線驅(qū)動(dòng)版塊圍成沿字線延伸方向間隔設(shè)置的兩個(gè)凹陷區(qū)，所述外圍電路版塊分別位于兩個(gè)所述凹陷區(qū)中。
3、在一些實(shí)施例中，所述邏輯版塊包括沿字線延伸方向x間隔設(shè)置的兩對(duì)所述字線驅(qū)動(dòng)版塊，每一所述邏輯版塊中的所述外圍電路版塊在所述第一芯片上的正投影呈十字形。
4、在一些實(shí)施例中，在字線延伸方向x上，所述字線驅(qū)動(dòng)版塊的尺寸等于所述邏輯版塊的尺寸，在位線延伸方向上，所述外圍電路版塊設(shè)置于相鄰所述字線驅(qū)動(dòng)版塊之間，字線延伸方向x與位線延伸方向y相交。
5、在一些實(shí)施例中，在位線延伸方向y上，每一所述字線驅(qū)動(dòng)版塊具有朝向所述外圍電路版塊的凸起部，所述外圍電路版塊具有對(duì)應(yīng)于所述凸起部的凹陷部。
6、在一些實(shí)施例中，沿位線延伸方向y，所述外圍電路版塊的寬度的最小值大于所述字線驅(qū)動(dòng)版塊的寬度的最大值。
7、在一些實(shí)施例中，所述一對(duì)字線驅(qū)動(dòng)版塊中的兩個(gè)所述凸起部沿位線延伸方向y正對(duì)，且所述凸起部居中設(shè)置于所述字線驅(qū)動(dòng)版塊中。
8、在一些實(shí)施例中，沿字線延伸方向x上相鄰的兩個(gè)所述邏輯版塊中的所述外圍電路版塊鄰接。
9、在一些實(shí)施例中，所述邏輯版塊包括一對(duì)所述字線驅(qū)動(dòng)版塊，一對(duì)所述字線驅(qū)動(dòng)版塊沿字線延伸方向x間隔設(shè)置，在字線延伸方向x上，所述外圍電路版塊設(shè)置于相鄰所述字線驅(qū)動(dòng)版塊之間。
10、在一些實(shí)施例中，每一所述邏輯版塊還包括：沿位線延伸方向相對(duì)且間隔設(shè)置的第一感測(cè)放大版塊和第二感測(cè)放大版塊，所述字線驅(qū)動(dòng)版塊和所述外圍電路版塊均位于所述第一感測(cè)放大版塊和所述第二感測(cè)放大版塊之間，字線延伸方向x和位線延伸方向y相交。
11、在一些實(shí)施例中，沿位線延伸方向y上相鄰的兩個(gè)所述邏輯版塊中一者的所述第一感測(cè)放大版塊與另一者的所述第二感測(cè)放大版塊鄰接，相鄰接的所述第一感測(cè)放大版塊和所述第二感測(cè)放大版塊構(gòu)成一個(gè)感測(cè)放大版塊；所述存儲(chǔ)陣列包括沿字線延伸方向x間隔排布的多條位線，所述位線和與所述存儲(chǔ)陣列對(duì)應(yīng)的兩個(gè)所述感測(cè)放大版塊中的一者電連接。
12、在一些實(shí)施例中，所述第一芯片還包括：與所述第一感測(cè)放大版塊正對(duì)的第一位線連接版塊，與所述第二感測(cè)放大版塊正對(duì)的第二位線連接版塊，與所述字線驅(qū)動(dòng)版塊正對(duì)的字線連接版塊；其中，所述第一感測(cè)放大版塊和所述第一位線連接版塊相互鍵合，所述第二感測(cè)放大版塊和所述第二位線連接版塊相互鍵合，所述字線驅(qū)動(dòng)版塊和所述字線連接版塊相互鍵合。
13、在一些實(shí)施例中，所述第一芯片還包括：沿位線延伸方向y間隔排布的多條字線，以及具有多條第一布線的第一布線層，所述第一布線和所述字線一一對(duì)應(yīng)；位線延伸方向y和字線延伸方向x構(gòu)成參考面，在所述參考面上的正投影與所述字線連接版塊在所述參考面上的正投影重疊的所述字線為第一字線，剩余所述字線為第二字線，與所述第一字線對(duì)應(yīng)的所述第一布線為第一子布線，與所述第二字線對(duì)應(yīng)的所述第一布線為第二子布線；其中，所述第一子布線沿字線延伸方向x延伸；所述第二子布線包括接觸連接的第一連接部和第二連接部，所述第一連接部沿字線延伸方向x延伸，所述第二連接部沿位線延伸方向y延伸；任一所述第一布線的一端與所述字線電連接，另一端在所述參考面上的正投影位于所述字線連接版塊在所述參考面上的正投影中。
14、在一些實(shí)施例中，所述第一芯片還包括：沿位線延伸方向y和字線延伸方向x陣列排布的多個(gè)第一接合柱，位于所述字線連接版塊中的至少部分所述第一接合柱與所述第一布線的一端電連接，且所述第一布線的另一端與所述字線電連接。
15、本公開實(shí)施例提供的技術(shù)方案至少具有以下優(yōu)點(diǎn)：
16、第一芯片中的存儲(chǔ)陣列和第二芯片中的邏輯版塊正對(duì)，即，存儲(chǔ)陣列和邏輯版塊沿豎直方向堆疊，有利于降低單個(gè)芯片在水平方向的布局面積。其中，豎直方向?yàn)榈谝恍酒赶虻诙酒姆较?，水平方向垂直于豎直方向。在一些情況下，外圍電路版塊中的每一部分位于相鄰字線驅(qū)動(dòng)版塊之間，換言之，對(duì)于外圍電路版塊而言，所有字線驅(qū)動(dòng)版塊都是位于相對(duì)邊緣的區(qū)域，從而有利于保證外圍電路版塊集中布局于中間區(qū)域，且外圍電路版塊為不會(huì)被字線驅(qū)動(dòng)版塊分隔開的一個(gè)整體，以使得單個(gè)邏輯版塊中的外圍電路版塊的布局更集中；在另一些情況下，在第一芯片上的正投影為h形的字線驅(qū)動(dòng)版塊將外圍電路版塊分隔成兩部分，對(duì)于兩部分中的任一者而言，字線驅(qū)動(dòng)版塊也是位于相對(duì)邊緣的區(qū)域，從而有利于使得兩部分中的任一者的布局更集中，且一個(gè)邏輯版塊的外圍電路版塊可以與另一邏輯版塊的外圍電路版塊連接，從而有利于提高多個(gè)邏輯版塊中外圍電路版塊之間的集中性。因此，本公開實(shí)施例提供的字線驅(qū)動(dòng)版塊和外圍電路版塊的多種布局均有利于提高外圍電路版塊布局的集中性。
1.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括：
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述邏輯版塊包括沿字線延伸方向x間隔設(shè)置的兩對(duì)所述字線驅(qū)動(dòng)版塊，每一所述邏輯版塊中的所述外圍電路版塊在所述第一芯片上的正投影呈十字形。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，在字線延伸方向x上，所述字線驅(qū)動(dòng)版塊的尺寸等于所述邏輯版塊的尺寸，在位線延伸方向上，所述外圍電路版塊設(shè)置于相鄰所述字線驅(qū)動(dòng)版塊之間，字線延伸方向x與位線延伸方向y相交。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，在位線延伸方向y上，每一所述字線驅(qū)動(dòng)版塊具有朝向所述外圍電路版塊的凸起部，所述外圍電路版塊具有對(duì)應(yīng)于所述凸起部的凹陷部。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，沿位線延伸方向y上，所述外圍電路版塊的寬度的最小值大于所述字線驅(qū)動(dòng)版塊的寬度的最大值。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述一對(duì)字線驅(qū)動(dòng)版塊中的兩個(gè)所述凸起部沿位線延伸方向y正對(duì)，且所述凸起部居中設(shè)置于所述字線驅(qū)動(dòng)版塊中。
7.根據(jù)權(quán)利要求3至6中任一項(xiàng)所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，沿字線延伸方向x上相鄰的兩個(gè)所述邏輯版塊中的所述外圍電路版塊鄰接。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述邏輯版塊包括一對(duì)所述字線驅(qū)動(dòng)版塊，一對(duì)所述字線驅(qū)動(dòng)版塊沿字線延伸方向x間隔設(shè)置，在字線延伸方向x上，所述外圍電路版塊設(shè)置于相鄰所述字線驅(qū)動(dòng)版塊之間。
9.根據(jù)權(quán)利要求1或8所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，每一所述邏輯版塊還包括：沿位線延伸方向相對(duì)且間隔設(shè)置的第一感測(cè)放大版塊和第二感測(cè)放大版塊，所述字線驅(qū)動(dòng)版塊和所述外圍電路版塊均位于所述第一感測(cè)放大版塊和所述第二感測(cè)放大版塊之間，字線延伸方向x和位線延伸方向y相交。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，沿位線延伸方向y上相鄰的兩個(gè)所述邏輯版塊中一者的所述第一感測(cè)放大版塊與另一者的所述第二感測(cè)放大版塊鄰接，相鄰接的所述第一感測(cè)放大版塊和所述第二感測(cè)放大版塊構(gòu)成一個(gè)感測(cè)放大版塊；
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第一芯片還包括：與所述第一感測(cè)放大版塊正對(duì)的第一位線連接版塊，與所述第二感測(cè)放大版塊正對(duì)的第二位線連接版塊，與所述字線驅(qū)動(dòng)版塊正對(duì)的字線連接版塊；
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第一芯片還包括：沿位線延伸方向y間隔排布的多條字線，以及具有多條第一布線的第一布線層，所述第一布線和所述字線一一對(duì)應(yīng)；
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第一芯片還包括：沿位線延伸方向y和字線延伸方向x陣列排布的多個(gè)第一接合柱，位于所述字線連接版塊中的至少部分所述第一接合柱與所述第一布線的一端電連接，且所述第一布線的另一端與所述字線電連接。